1、M序列产生电路 M序列产生以移位寄存器为基础，每次输出移位寄存器的最后一位，并更新数值，从而形成伪随机序列。
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测周法实现位同步时钟的提取 -
Altera——FIR IP核使用详情在许多数字系统中都使用信号滤波技术来消除噪声、频谱整形或信号检测与分析。FIR是最常用的一种滤波器，使用Altera IP核可以快速的生成符合设...
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Altera——NCO IP核详解数控振荡器（NCO）是Altera提供的可以方便的生成离散正弦（余弦）波形的IP核，在多个场景中有着重要的应用。但由于内部结构复杂，接口过多，数...
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【已解决】使用Quartus生成IP核时卡在top—level在使用IP核时若卡在了“Generating Megacore function top-level”这里，无法继续 不要关闭生成界面。打开资源...
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用VHDL编写简单的按键消抖程序
一般按键延时在20ms左右，根据时钟频率决定你的计数范围。程序非常简单，但经常用到，对于FPGA初学者要好好学习这部分。
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用VHDL编写任意占空比方波信号输出
一个比较实用的小程序，在很多地方可以用到，实测可用。
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基于FPGA的简易数字信号分析仪（眼图）的设计此题曾为全国大学生电子设计竞赛题目，我将其简化，省略了模拟电路部分，用FPGA简单实现眼图效果，重在学习m序列的产生和时钟恢复的VHDL代码实现...
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基于FPGA的等精度数字频率计设计从原理图我们可以看到，当en变化时，实际闸门信号finish（start）待检测到待测频率上升沿时才会变化，这就保证了在闸门信号内，我们测量的是...
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基于VHDL的输出长度可变的SPI通信模块
在电子设计中，通常我们会遇到FPGA和MCU联合开发的问题，而SPI是一种用于二者通信的好方式。在本代码中，并行输入可变长度的数据，串行输出，实...
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VHDL语言的强制类型转换问题现在需要新建一个VHDL子模块，利用已经得到的频率计数来计算最终的结果。子模块传入数据类型为std_vector（31 downto 0），但标...
专题公告
MCU；FPGA；ARM；DSP
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