240 发简信
  • 7系列FPGA中有关IOSTANDARD警告和错误的处理方法

    在用Xilinx Kintex-7 FPGA的Aurora IP核时,发现他的例程无法生成bit文件,错误信息如下: Xilinx官网对此的回复...

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    FPGA的亚稳态

    1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中,如果数据传输中触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿...

  • FPGA复位——同步复位和异步复位

    其他参考资料:FPGA中复位信号的设计FPGA同步复位异步复位异步复位同步释放---关于复位的问题FPGA同步复位,异步复位以及异步复位同步释放...

  • 时钟分频之奇分频(5分频)

    来源:[原创][FPGA]时钟分频之奇分频(5分频) 其实现很简单,主要为使用两个计数模块分别计数,得到两个波形进行基本与或操作完成。直接贴出代...

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    FPGA状态机

    其他参考:主要是区分moore状态机和mealy状态机的。[原创][FPGA]有限状态机FSM学习笔记(一)[转载][FPGA]有限状态机FSM...

  • 扇入(fan-in)和扇出(fan-out)

    来源:FPGA 扇入扇出 The number of circuits that can be fed input signals from a...

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    Verilog循环语句

    在Verilog HDL中存在着四种类型的循环语句,用来控制执行语句的执行次数。其语法和用途与C语言很类似 forever 连续执行过程语句。 ...

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    典型FPGA开发流程

    FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如下图所示,包括电路设计、设计输入、功能仿...

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    防止FPGA设计中综合后的信号被优化

    来源:5.防止FPGA设计中综合后的信号被优化 随着FPGA设计复杂程度越来越高,芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格...

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To be better me.

好记性不如烂笔头,诚不我欺