module是Verilog HDL基本概念，是以module开始，以endmodule结束的一段程序，其代表的是硬件电路上的各类逻辑实体。module之间是并行运行的，系统的设计按照三个步骤进行：1.系统划分为模块；2.规划模块的接口；3.实现模块的功能并链接。
基本语法：1.大小写问题；
2.参数声明parameter，在程序中多次出现数字常量，可以利用parameter进行声明，在整个仿真过程中不再改变。
3.预处理命令， ‘define和’undef，‘ifdef、’else、和‘endif，’include
着重点‘timescale，用来定义时延单位和精度，’timescale<时间单位>/<时间精度>。
4.变量的定义，wire、reg和integer，wire代表元件之间的物理连线，缺省值为Z，reg是无符号数寄存器reg[m:n] A; integer为有符号整数继春启类型定义。
5.阻塞赋值操作“=”和非阻塞赋值“<=”。
Verilog HDL建模方法：结构建模，数据流建模和行为建模。
结构建模是对电路结构的描述进行建模。
数据流建模，利用“assign”引导的一条连续赋值语句,赋值目标只能是线网，wire[m:n] a; assign a=1；。
行为建模，initial只执行一次，常利用begin-end进行封装，always为敏感事件触发执行语句。
要点：1.利用@定义always语句，@为定义边沿触发事件，wait定义电平敏感事件；2.对组合逻辑的赋值要用阻塞赋值，时序逻辑则用非阻塞赋值。3.对于过程性赋值可以利用：assign和deassign，force和release，区别在于assign赋值后，将一直保存在寄存器中，force语句应用于寄存器中，将覆盖当前值，release之后恢复当前值。
状态机：一般推荐三段式状态机，1.第一个always实现同步状态跳转；2.第二个always实现组合逻辑；3.第三个always实现同步输出。
硬件设计，时钟电路，JTAG下载电路，电源供电电路。
明日继续总结。
